W ramach pracy opracowano rafinacyjny algorytm kosyntezy dynamicznie rekonfigurowanych systemów SOPC. Algorytm ten maksymalizuje szybkość projektowanego systemu SOPC przy zadanym ograniczeniu powierzchni ... więcej

W ramach pracy opracowano rafinacyjny algorytm kosyntezy dynamicznie rekonfigurowanych systemów SOPC. Algorytm ten maksymalizuje szybkość projektowanego systemu SOPC przy zadanym ograniczeniu powierzchni ukladu FPGA. Algorytm w rozwiązaniu startowym przyporządkowuje wszystkie zadania do wykonania w jednym procesorze uniwersalnym. Następnie iteracyjnie generuje nowe rozwiązania poprzez modyfikacje poprzednich. Algorytm uwzględnia czas rekonfigurowania układu w szeregowaniu zadań w taki sposób, aby zminimalizować wpływ tego czasu na szybkość całego systemu. Wykonane eksperymenty wykazały dużą skuteczność opracowanej metody w porównaniu z implementacją bez wykorzystania dynamicznej rekonfigurowalności.

In this work a HW/SW iterative improvement co-synthesis algorithm, which allows for optimization of SOPC architecture with dynamically reconfigurable FPGAs is presented. The algorithm maximizes speed of ... więcej

In this work a HW/SW iterative improvement co-synthesis algorithm, which allows for optimization of SOPC architecture with dynamically reconfigurable FPGAs is presented. The algorithm maximizes speed of the system taking into consideration cost constraints. Starting from the solution with the lowest cost, architecture of the system is modified until it achieves the maximal speed. Experimental results showed, that applying dynamically reconfigurable FPGAs usually significantly increases system performance.